在2014年將其IBM Microelectronics部門出售給GlobalFoundries（其本身是AMD的衍生產品）時，IBM就已經宣告退出晶片代工業務。毫無疑問，IBM此舉是希望可以擺脫對代工廠的投資，同時還可以幫助成就一個更強大的第三方代工廠，藍色巨人可以依靠它為其生產Power和z處理器。然而，具有諷刺意味的是，IBM的這筆交易能成功，是因為他們給GlobalFoundries 支付了15億美元。更諷刺的是，後者也有可能幫助IBM的CPU競爭對手。

儘管IBM退出了代工業務，但發生了兩個有趣的事情。

首先，該公司通常在紐約的工廠繼續與AMD，三星，GlobalFoundries以及有時與Intel一起對半導體基礎金屬進行研究。我們不確定，但我們認為IBM想從這項工作中獲得一些收益，近年來，他們也在7奈米，5奈米以及目前的2奈米工藝技術上做了一些研究。並推出了測試晶片。也許IBM認為，這項工作是保持其Power和z處理器不斷髮展的必要條件，但事實我們目前尚不清楚。

其次，GlobalFoundries於2018年8月終止了其7奈米極紫外（EUV）和常規浸沒式光刻技術的進一步研發，因此這讓IBM陷入了困境。為此他們選擇了與三星合作，後者擁有製造DRAM和快閃記憶體的大型工廠，他們同時也正尋求擴大為自身和他人CPU做代工的晶圓代工業務。7奈米技術的代工合作伙伴的水平，對於今年即將面世的Power10晶片至關重要。

據之前報道，Power10最初計劃使用IBM本身或GlobalFoundries的10奈米技術生產，但在此過程中發生了一些變化，他們在7nm翻車了。雖然三星已經對其進行了重建，但是Power路線圖的時間已經延長了——正如英特爾因其10奈米和7奈米工藝的延遲而迫使其在架構上做更多的工作，但在工藝縮減上做得比以前少得多。

毫無疑問，從現在開始展望未來五年，半導體業務將會很艱難，因為隨著摩爾定律的推進，縮小電晶體尺寸將變得越來越困難，並且預期的電晶體成本比例下降趨於平緩，近年來尤其困難。這就是為什麼IBM Research今天在其紐約奧爾巴尼技術中心宣佈其突破性的2nm技術的原因。

在藍色巨人看來，這項突破性技術是非常重要，因為其展示了採用2奈米CMOS工藝在標準300毫米矽晶圓上蝕刻真實晶片的過程。

無論IBM推出這個的目的是啥，讓我們感到高興的是，IBM正在進行這項研究，並盡其所能幫助保持工藝節點的到來。過去，IBM完成了很多研發工作，其中包括數十年前建立單cell DRAM，當時該公司仍在自己製造儲存晶片；他們還製造光刻膠並進行自己的3D晶片堆疊；IBM於1997年還發明瞭銅互連線，取代了半導體上傳統的鋁線，從根本上改善了效能並降低了電晶體的功耗；IBM還於2000年發明了矽絕緣子技術，並於2001年發明了低k電介質，所有這些技術都被帶入了2001年推出的Power4處理器，使其能與RISC和CISC的競爭對手相比。這些技術讓IBM的這個晶片成為了野獸。

由此可見，IBM深信，晶片製造技術使晶片架構得以飛躍。因此，也許顯而易見的是，為什麼藍色巨人希望加入併發揮自己的作用。它是開明的工作自私，可能會花費與其產生的金錢相同或更多的費用。

從3nm走向2nm

據報道，目前擔任IBM混合雲研究副總裁的Mukesh Khare帶領其完成了2奈米技術的突破。（如果Khare真正從事半導體研究，那麼這個頭銜就顯得很愚蠢）。資料顯示，Khare在1999年到2003年間，從事90奈米SOI工藝的開發，該工藝將Power4和Power4 +推向市場，他隨後又負責了65奈米和45奈米SOI的推進，這些技術被Power5和Power6採用；之後他對對用於Power7的32奈米技術進行了研究，然後研究了在Power8上使用的22奈米工藝中使用的高k /金屬柵極技術。然後Khare繼續擔任奧爾巴尼奈米技術中心的半導體研究總監，

如下圖所示，這是IBM掌握的2奈米晶片製造技術的要點。裡面有很多東西，所以讓我們把它拆開一點。

首先，在這個晶片上，IBM用上了一個被稱為奈米片堆疊的電晶體，它將NMOS電晶體堆疊在PMOS電晶體的頂部，而不是讓它們並排放置以獲取電壓訊號並將位從1翻轉為零或從0翻轉為1。這些電晶體有時也稱為gate all around或GAA電晶體，這是當前在各大晶圓廠被廣泛採用的3D電晶體技術FinFET的接班人。從以往的介紹我們可以看到，FinFET電晶體將電晶體的源極和漏極通道拉入柵極，而奈米片將多個源極和漏極通道嵌入單個柵極以提高密度。

IBM表示，其採用2奈米工藝製造的測試晶片可以在一塊指甲大小的晶片中容納500億個電晶體。

在IBM的這個實現方案下，奈米片有三層，每片的寬度為40奈米，高度為5奈米。（注意，這裡沒有測量的特徵實際上是在2奈米處。因為這些術語在很大程度上是描述性的，而不是字面意義的，這令人髮指。可以將其視為如果柵極仍為平面則必須具有的柵極尺寸，但卻不是平面的，我想可能是這樣。）如果您在上表的右側看，那是一張奈米片的側檢視，顯示出它的側檢視，其間距為44奈米，柵極長度為12奈米，Khare認為這是其他大多數晶圓代工廠在2奈米工藝所使用的尺寸。

2奈米晶片的製造還包括首次使用所謂的底部電介質隔離（bottom dielectric isolation），它可以減少電流洩漏，因此有助於減少晶片上的功耗。在上圖中，那是淺灰色的條，位於中部橫截面中的三個堆疊的電晶體板的下面。

IBM為2奈米工藝建立的另一項新技術稱為內部空間乾燥工藝（inner space dry process），從表面上看，這聽起來不舒服，但實際上這個技術使IBM能夠進行精確的門控制。

在實施過程中，IBM還廣泛地使用EUV技術，幷包括在晶片過程的前端進行EUV圖案化，而不僅是在中間和後端，後者目前已被廣泛應用於7奈米工藝。重要的是，IBM這個晶片上的所有關鍵功能都將使用EUV光刻技術進行蝕刻，IBM也已經弄清楚瞭如何使用單次曝光EUV來減少用於蝕刻晶片的光學掩模的數量。

這樣的改善帶來的最終結果是，製造2奈米晶片所需的步驟要比7奈米晶片少得多，這將促進整個晶圓廠的發展，並可能也降低某些成品晶圓的成本。這是我們能看到的。

最後，2奈米電晶體的閾值電壓（上表中的Vt）可以根據需要增大和減小，例如，用於手持裝置的電壓較低，而用於百億超級計算機的CPU的電壓較高。

IBM並未透露這種2奈米技術是否會採用矽鍺通道，但是顯然有可能。

與當前將使用在Power10晶片的7納米制程相比，這種2納米制程有望將速度提高45％或以相同速度執行，將功耗降低75％。

現在，我們知道您在想什麼。首先，Power11晶片會使用這種2奈米工藝嗎？其次，這之後到底會發生什麼？1奈米工藝似乎幾乎是不可能的，不是嗎？

讓我們再談一遍Power路線圖。Power10為7奈米，並且考慮到Power和z伺服器業務的保守性和遺留的特性（正在對處理器進行三年更新），已經在設計中的Power11和正在白板中的Power12在有5奈米和3奈米節點可以使用時，似乎並沒有必要先衝到2奈米。Khare也預計將在2024年底準備生產。Power11應該在2023年左右的某個時候出現，並且應該採用成熟的5奈米工藝，這意味著它將相對便宜。（比起採用4奈米，3奈米或2奈米工藝更便宜，這是相對的部分。）

Khare說：“我認為沒有一堵牆是我們無法突破的，我會說還有更多的突破正在醞釀之中，隨著技術的成熟，我們將分享越來越多的突破。”這是一個不錯的措辭。“我沒有看到一堵牆，我看到了很多機會和很多可以創新的東西，我們可以不斷創新。”他補充說。