作者：Kevin Rinebold， John Ferguson， Keith Felton，MENTOR GRAPHICS，Siemens EDA

積體電路（IC）延續摩爾定律進行單片縮減的成本不斷上升，同時效能提升與設計複雜性也面臨很大挑戰，因此，推動了多晶片（異構）IC封裝解決方案的發展。這些高密度先進封裝 （HDAP） 為整個設計流程創造了機遇，促使傳統 IC 設計和 IC 封裝設計兩個領域的融合。新興 HDAP 技術，例如扇出型晶圓級封裝 （FOWLP）、矽中介層、矽晶圓堆疊 （CoWoS） 和晶圓堆疊 （WoW），要求設計團隊共同努力來最佳化整個系統，而不僅僅是單個元件。 HDAP新技術帶來了新的挑戰（圖1），公司和設計團隊必須面對並加以克服。這些挑戰通常分為三類：1） 工程成本增加；2） 製造延遲；3） 器件功能故障。

圖 1：HDAP 設計的三類挑戰

應對這些挑戰需要進行流程轉變，這種流程轉變通常分為三個階段：1. 確認和驗證

a。 最終 2。5D/3D 裝配和各個基底的 LVS/LVLb。 多基底電氣提取和分析c。 電氣建模

2. 以製造為重點的實施

a。 資料庫容量和工具效能b。 穩健的工具內形狀處理（區域填充和平面）c。 GDS 輸出的精度和質量

3. 多基底／器件架構

a。 跨基底邊界的連線／介面規劃b。 2。5D/3D 堆疊、器件轉換和縮放c。 管理異構資料和格式

這三個階段的順序看起來似乎是顛倒的，但這就是設計團隊應對 HDAP 挑戰的典型順序。將已完成的設計移至製造和裝配前，便開始對此設計進行廣泛的確認和驗證，可在不中斷當前設計流程或方法的情況下發現問題和難點。一旦第一階段得到掌控，就可以採用各種方法、流程和工具來解決與實施相關的最常見問題。在第三階段，團隊可以審查架構和規劃流程，並將其用作左移策略來實現經過驗證的最佳化概念，從而大大減少實施和最終驗證／signoff 時的意外事件。

第一階段 確認和驗證

SiSC

HDAP 封裝通常包含多個器件和多個基底（常常是堆疊的），而且通常由完全不同的設計人員和團隊設計，他們之間的交流互動可能很好，也可能不好（圖2）。

圖2：來自不同設計團隊的三個基底層級

當整合這些設計時，需要許多系統層級的確認和驗證程式來確保它們在邏輯上和物理上均能正確連線。理想情況下，該解決方案對整個設計流程造成的破壞最小，同時提供屬於單個元器件的以及最終組裝封裝的全面DRC、LVL和LVS檢查。程式還必須能夠管理這種完全整合式 2。5D/3D 元件的複雜性和規模，其中的晶片管腳數量可能達到或超過40，000 個，中介層總管腳數可能輕鬆超過 250，000 個。這種確認和驗證水平在晶片設計中很常見，但對於封裝設計人員來說卻是一種新的概念。雖然執行這些關鍵檢查所需的技術已存在，但必須將其整合到封裝設計流程和過程中。理想情況下，它還必須能夠提供可透過封裝設計工具顯示的結果。通常，所需的檢查分為兩類：物理幾何形狀和連線。對於物理檢查（或稱版圖與版圖比較 （LVL）），重點是分析和驗證器件與基底之間的對齊、縮放和重疊，如圖3所示。

圖 3：晶片與中介層的LVL檢查

所有元器件與基底之間的連線驗證（或稱版圖與原理圖比較 （LVS）），驗證的是相連形狀之間的連線、不匹配的連線和電氣管腳的位置，如圖4 所示。

圖 4：整個封裝系統的 LVS

典型流程是按照流程特定的要求獨立驗證各個元器件（晶片、中介層、封裝），然後最好使用單個規則集或ADK（裝配設計套件），來定義和檢查元器件之間介面的3D裝配。當您意識到並非每個晶片中的所有幾何形狀都需要檢查時，便可簡化裝配驗證。每個單獨的晶片已經就其目標晶圓代工廠的DRC和LVS合規性進行過檢查。真正需要檢查的是元器件之間的互動。這並不是說這些檢查不重要。在某些情況下，可能需要從每個晶片中提取多個層面，以評估其有何影響。無論配置如何，所使用的工具必須能瞭解每個晶片和每個佈局的分層情況。這包括區分兩個具有相同層名稱（例如RDL1）的晶片的能力。這種級別的sign-off 驗證的關鍵需求是元器件的裝配疊層的定義和標準LVS 源系統網表。透過這種方法，開始時先匯入物理設計資料—通常是製造 GDS（圖形資料庫系統）。還可以獨立匯入整個系統的源網表，這本身就是一個挑戰，我們稍後會加以說明。還需要晶圓代工廠／OSAT 流程專用的規則，以及關於如何裝配所有內容的一些說明。驗證工具執行並比較資料後，要麼一切順利，您笑逐顏開，要麼得到錯誤報告，理想的錯誤報告可以突出顯示原始版圖資料庫，並對其進行同步修改。

第二階段 以製造為重點的實施

SiSC

典型的設計團隊會從現有的傳統設計工具和流程開始。雖然這對於大多數PBGA（塑膠球柵陣列）設計很有用，但對於HDAP 而言，這麼做要麼非常吃力，要麼會直接失敗。傳統工具會失敗的部分原因是，由於版圖工具缺少對網格焊盤和分級除氣的支援而需要將其插入或替換到輸出檔案中。另一部分原因是設計能夠透過版圖工具中的 DRC 檢查，但是一旦用 3D 驗證／signoff 工具檢查輸出時卻無法透過。參見圖5。

圖5：傳統設計工具的典型缺點

造成這些失敗的因素有許多，但通常包括以下一項或多項：區域填充演算法能力不足，缺少弧形構 造，GDS輸出的質量低下（例如路徑與多邊形的比較或多邊形合併），以及最終的版圖工具中缺乏資料庫精度或解析度。這些問題導致了“變通流程”的出現，但該流程會造成版圖資料庫和實際製造的產品之間產生不連續性（圖 6）。

圖6：GDS 變通流程

這種設計後 GDS 編輯很少或從不會反向標註到版圖資料庫中，因此任何分析結果（SI/PI、熱等）都必須被認為可疑，因為它們通常是利用版圖資料庫執行的。為了成功透過HDAP設計第二階段的考驗，設計解決方案至少應具有以下特徵：

■ 在完全整合的 3D 環境中支援設計■ 容量和效能支援至少 250K+ 的超高管腳數設計■ 具有先進的區域填充演算法，能夠精確表示奈米幾何形狀■ 支援分級除氣、高密度、銳角和應力消除檢查■ 始終如一地建立複雜非曼哈頓形狀的高質量GDSII檔案

第三階段 多基底／器件架構

SiSC

正如本文開頭所討論的，此階段雖然通常是最後才採用，但實際上是異構高階封裝設計中最具影響力和最有益處的一步。想想當今設計的特點以及器件和基底之間的相互依賴性。讓我們考慮一些關鍵因素，比如高速介面或功率輸送，關於某個基底的決定如何對相鄰基底甚至整個系統產生連鎖效應。一個很好的例子是時序預算的分配。不同資料庫、製造流程、設計工具、格式等的使用，讓這項工作變得更具挑戰性。

異構架構設計和規劃的基本需求如下：

■ 準確捕獲所有資料並定義裝配堆疊和器件的關係■ 跨基底邊界的連線規劃和原型設計相關需求—通常專注於高效能介面■ 將設計意圖傳達給其他工具以進行詳細實施的能力這些要求必須能夠處理不同的基底組合場景，例如晶片-中介層-封裝或晶片-封裝-PCB（圖7）。

圖7：異構封裝的相互依賴性

大多數封裝設計團隊依賴電子表格和／或ASCII檔案來管理這些場景，有些團隊則是開發內部工具或指令碼。就晶片／封裝規劃而言，我們通常考慮管腳和網路分配及其對佈線和層數（成本）的影響，但還有更多事項需要考慮……

■ SPG（訊號-電源-接地）比率和圖形，確保高質量的返回路徑和功率輸送■ 佈線規劃 - 出線排序、層分配和可行性■ PCB 驅動的分配或管腳與上一代的相容性■ 差分對管理和傳播

以電子表格為主要交換機制，如何傳達所有資訊？它是否能隨著複雜性和管腳數的增加而擴充套件？該方法如何適用於跨地域團隊或外部資源？反饋的週期時間有多長？

關於成功實現 HDAP 的最後想法

SiSC

真正的動態異構原型設計和規劃能力可加速設計過程，防範實施錯誤，實現系統級最佳化和折衷。有了這種能力，您可以實現不同場景的早期 STA 和 LVS 檢查，並針對多個目標封裝最佳化晶片，針對多個目標 PCB 最佳化封裝。

異構原型設計和規劃支援如下能力：

■ 在一個環境中協調和管理多基底設計■ 評估不同的封裝技術或方案（圖8）■ 規劃、管理和視覺化跨“IC-中介層-封裝-PCB”的系統連通性■ 快速評估電氣和熱效能■ 生成和管理層次化系統網表■ 簡化跨區域／部門邊界的協作和溝通

圖8：付諸實施之前，透過原型設計和規劃確定哪種技術最適合目標設計