研究背景

在嘗試開發高效計算時，人腦是一個自然的起點。例如，單個人類神經元能夠執行布林運算，包括非線性XOR運算。然而，人工神經形態系統通常需要多個器件來完成單個布林運算。特別是，執行布林運算可能需要具有四個運算步驟或三個三階元素的四個儲存器件，並且需要在不同器件之間重複交換資料。二維（2D）材料提供了許多可用於神經形態計算開發的功能。其原子級厚度可以降低功耗，並且表面上沒有懸鍵有利於製備層狀範德華異質結。然而，基於2D材料的器件通常仍然遵循傳統的矽技術設計，無法像單個神經元那樣執行布林運算。雙極型電晶體使用極性門靜電摻雜為n型或p型，可以使用互補設計執行計算。需要恆定電壓來維持這種摻雜，並且使用這種方法實現邏輯計算需要與傳統矽基電路相同的硬體資源。或者，可以使用基於2D材料的可調同質結來製造用於邏輯計算的可重構電路元件。

成果介紹

有鑑於此，近日，

復旦大學周鵬教授和中科院上海技物所胡偉達研究員（共同通訊作者）等合作展示了利用2D材料本徵極性的神經元電晶體，可以在單個器件中執行邏輯操作

。XNOR門可以使用不同厚度的雙極型WSe2製成，NOR門使用p型黑磷，OR和AND門使用n型MoS2。為了說明神經電阻的潛力，在雙電晶體雙電阻（2T2R）結構中使用WSe2神經元電晶體和MoS2神經元晶體管制備了邏輯半加器和奇偶校驗器電路，與傳統設計中基於MoS2柵極的電路相比，可節省78%的面積。本文還提出了一種基於三維XNOR陣列的二元神經網路，模擬顯示該網路可以提供每瓦每秒萬億次運算622。35的能效和7。31 mW的功耗。文章以“

Logic gates based on neuristors made from two-dimensional materials

”為題發表在頂級期刊

Nature Electronics

上。

圖文導讀

圖1. 用於邏輯計算的神經元電晶體。（a）神經元電晶體的示意圖。（b）由WSe2（雙極型）、BP（p型）和MoS2（n型）組成的不同神經元電晶體的轉移曲線。（c）XNOR、NOR和OR門的邏輯行為。

圖1a顯示了神經元電晶體的示意圖，其中頂柵和背柵端分別用作輸入訊號1（IN1）和輸入訊號2（IN2）。具有順序組合（0，0）、（0，1）、（1，0）、（1，1）的邏輯輸入應用於（IN1，IN2），其中0和1分別代表負電壓和正電壓。漏極電流測量為邏輯輸出，高/低電平電流表示為OUT-1/OUT-0。在本文的演示中，hBN薄片和Al2O3用作介電層，矽襯底用作擴充套件的背柵。透過TEM證實了溝道材料是超薄的。2D材料的本徵極性有望實現靈活的電子設計。與之前的工作相比，利用2D材料的極性特徵來執行布林運算。為了證明這一點，選擇WSe2（雙極型）、BP（p型）和MoS2（n型）作為代表性的2D材料（圖1b）。當電壓以（0，0）、（0，1）、（1，0）、（1，1）的序列施加到具有WSe2溝道的神經元電晶體時，（0，0）和（1，1）的輸出電流遠高於（1，0）和（0，1），對應於XNOR門。類似的分析也適用於BP神經元電晶體，用於NOR門。每個神經元電晶體的邏輯行為總結如下（圖1c）：雙極型WSe2表現出XNOR門行為，p型BP表現出NOR門行為，n型MoS2表現出基本的OR門行為。結果表明，具有兩個工作載流子的雙極型材料在實現非線性邏輯計算方面具有強大的優勢，而單極型材料則適用於線性邏輯計算。選擇具有適當極性型別的材料來實現非線性或線性計算，本質上可以為實現高效計算提供一種替代手段。

接下來討論單個神經元電晶體作為邏輯閘背後的工作機制。在雙極型WSe2神經元電晶體中，正電壓產生電子，負電壓產生空穴。當輸入訊號均為正（負）電壓時，產生的載流子為電子（空穴），導致高電平電流。如果輸入訊號的極性相反，則觀察到的電流為低電平。具體而言，當背柵從-2 V掃到2 V且頂柵偏置在2 V時，p支路被完全抑制，WSe2神經元電晶體顯示n型特性，但當頂柵偏置在-2 V時，WSe2神經元電晶體顯示p型特性。這種調製可以在2-5 V範圍內實現，非線性XNOR門的實現依賴於WSe2從雙極型到p和n型的成功調製。已經報道了基於可調肖特基結的調製用於互補設計，該技術側重於降低功耗但犧牲面積效率。相反，本文的方法專注於提高面積效率，並且只需要一個電晶體來實現邏輯運算。在本文的演示中，選擇了不同極性的材料並使用Cr/Au接觸來揭示它們的本徵極性，以產生不同的邏輯運算。利用不同的金屬接觸也可能是獲得固定n型或p型特徵及其相應邏輯操作的有效方法。

圖2. 具有不同極性的邏輯效能。（a）不同極性神經元電晶體的厚度工作範圍。（b）用於邏輯運算的神經元電晶體的熱穩定性。（c）不同頂柵偏置下小尺寸神經元電晶體的轉移曲線，驗證其邏輯運算。（d）報告的工作和本文方法的比較。

由於2D電晶體的效能對其厚度表現出一定程度的敏感度，接下來透過製造許多神經元電晶體驗證其邏輯行為來探索厚度對邏輯效能的影響（圖2a）。根據資料統計，WSe2神經元電晶體正常工作所需的厚度估計在3-7 nm範圍內。對於BP神經元電晶體用作NOR門，合適的工作範圍在6 nm以下。在MoS2神經元電晶體中，n型極性在不同的厚度保持-觀察到薄MoS2（3 nm）神經元電晶體表現出AND門行為，而穩定的OR門需要厚MoS2（8 nm）神經元電晶體。熱穩定性在電路應用中至關重要，因此透過熱穩定性測試驗證了神經元電晶體的效能。神經元電晶體的極性在升高的溫度下不會改變，圖2b表明邏輯操作具有強大的熱穩定性。

為了證明縮放的可行性，製造了較小尺寸的神經元電晶體來驗證它們的邏輯功能。當頂柵偏置在4/-4 V並且底柵電壓從-4 V掃到4 V時，100 nm WSe2神經元的轉移曲線（圖2c）顯示出具有兩個不同電平的四種電流狀態，高電平（0，0）和（1，1）和較低電平（0，1）和（1，0）。這表明WSe2神經元電晶體可以作為XNOR門穩定執行。使用減小尺寸的BP神經元電晶體（溝道長度為367 nm），觀察到具有兩個不同電平的三個電流狀態，表現出作為NOR門的行為，而具有亞100 nm溝道長度的MoS2電晶體表現為OR門。邏輯操作取決於溝道材料的極性，並且縮放溝道長度不會影響極性。利用2D材料中自然的雙極型、p型和n型特徵，每個邏輯閘都可以用單個神經元電晶體實現。與傳統設計相比，本文的方法在報道的工作中消耗了最少的電晶體數量（圖2d），並將XNOR門的電晶體數量減少了90%，NOR門減少了75%，OR門減少了50%，AND門減少了50%。

圖3. 基於2T2R結構的最佳化電路。（a）2T2R基電路的原理圖。（b）2T2R半加器和奇偶校驗器的波形。（c）演示電路的實驗真值表。

現在證明神經元電晶體可用於高面積效率的電路設計。非線性XOR計算在數位電路和密碼學應用中很重要。帶有電阻器的WSe2電晶體可以在電壓狀態下實現XOR功能。邏輯半加器用作組合電路中的構建基塊，其中選擇一個WSe2神經元電晶體（6 nm）和一個MoS2神經元電晶體（3 nm）和兩個負載電阻器（176 MΩ），分別用作XOR和NAND門。因此，演示了2T2R半加器（圖3a和b）。同時，在基於2T2R的電路中還實現了奇偶校驗器，其中一個WSe2神經元電晶體（7 nm）和一個MoS2神經元電晶體（7 nm）帶有兩個負載電阻器（88 MΩ），分別用作XOR和NOR門。圖4c顯示了邏輯半加器和奇偶校驗器的實驗真值表。與之前使用10多個電晶體來實現此類電路的工作不同，在基於2T2R的電路中成功實現了該電路，並將物理面積減少了78%。這些最佳化後的電路在電路複雜度和麵積效率方面有利於實現高效計算。

圖4. 基於3D XNOR陣列的神經元電晶體基BCNN。（a）神經元電晶體基BCNN的加速器架構。（b）BCNN的網路結構，包括四個卷積層、兩個池化層和三個全連線層。（c）不同技術的效能比較。

為了演示類腦計算，進一步提出了基於WSe2神經元電晶體的3D XNOR陣列，用於BCNN（圖4a）。在卷積神經網路中，滑動過程導致卷積層和全連線層的速度不匹配，造成效能瓶頸。複製3D陣列中的核心以進行平行計算可以有效地解決這個問題。同時，權重限制為-1和+1的二元神經網路可以減少記憶體使用，並使用逐位XNOR計算來實現乘法累加。圖4a的左側部分顯示了神經元電晶體基BCNN的加速器架構。執行堆疊由垂直堆垛的16個執行層組成，每個執行層共享144×16條權重線，其中一個WSe2神經元電晶體用作XNOR門。神經元電晶體基BCNN的網路結構包括四個卷積層、兩個池化層和三個全連線層（圖4b）。為了驗證基於XNOR陣列的網路的效能，使用28 nm CMOS邏輯工藝設計套件進行了SPICE模擬。由於計算效能也高度依賴於技術節點以及技術本身，因此基於同一技術節點的不同技術之間進行公平比較至關重要。28 nm節點中WSe2神經元電晶體的溝道寬度和長度估計為30 nm和100 nm，這與最小尺寸的電晶體相同。本文提出的神經元電晶體基BCNN的計算密度為52。93 TOPS mm-2，功耗為7。31 mW，峰值能量效率為622。35 TOPS W-1，最小面積成本為85，961 μm2（圖4c）。與矽基技術相比，神經元電晶體的高效邏輯實現降低了面積成本和功耗。使用3D XNOR陣列架構可以進一步增強效果，縮短資料傳輸並利用垂直空間進行器件部署。雖然憶阻器也具有3D堆垛的潛力，但需要一個前端選擇器來調製憶阻器電導，這使得3D架構變得困難。此外，由於權重通常儲存在憶阻器陣列中，核心複製會導致平面方向的面積成本增加，而重新配置權重通常需要耗能的程式設計，削弱了記憶體計算的收益。

總結與展望

本文研究表明，透過改變2D溝道材料的極性，可以使用單個神經元電晶體實現XNOR、NOR、OR和AND邏輯閘。雙極性WSe2神經元電晶體可用於非線性XNOR邏輯閘，單極性BP和MoS2可用於線性NOR、OR和AND邏輯閘。與傳統的硬體實現相比，該神經元電晶體可以將邏輯閘的物理面積減少多達90%。為了證明它們在高效計算方面的潛力，使用2T2R結構構建了邏輯半加器和奇偶校驗器電路，與採用MoS2基邏輯閘的傳統設計相比，電晶體資源減少了78%。此外，還提出了一個神經元電晶體基3D XNOR陣列架構構建的BCNN，它可以提供52。9 TOPS mm-2的計算密度、7。3 mW的功耗和622。35 TOPS W-1的能量效率。

文獻資訊

Logic gates based on neuristors made from two-dimensional materials

（

Nat. Electron.

， 2021， DOI：10。1038/s41928-021-00591-z）

文獻連結：https：//www。nature。com/articles/s41928-021-00591-z